Știri
IMEC estimează că tehnologiile de fabricație sub 1 nm vor ajunge la maturitate în jurul lui 2034 , potrivit Wccftech . Roadmap-ul publicat de centrul de cercetare din Belgia indică, totodată, o tranziție ulterioară către noduri de 0,2 nm în jurul lui 2043 și sub 0,2 nm până în 2046, pe măsură ce industria caută să mențină creșterea densității tranzistorilor, în pofida încetinirii „Legii lui Moore”. De ce se mută accentul pe ambalare avansată și cipuri modulare Wccftech notează că progresul în miniaturizare a încetinit odată cu intrarea în „era angstrom” (o etapă în care dimensiunile caracteristice sunt exprimate în fracțiuni de nanometru), iar costurile cresc pe fondul echipamentelor tot mai scumpe necesare pentru noduri noi. În paralel, utilizarea tot mai frecventă a „cipurilor modulare” (chiplets) și a ambalării avansate a redus presiunea de a trece imediat la fiecare nou nod de fabricație, deoarece această abordare poate fi mai scalabilă și mai eficientă din punct de vedere al costurilor. În același context, articolul amintește că soluțiile 2,5D/3D (integrare pe verticală sau pe interpozor) ajută la creșterea densității și performanței, dar vin cu limite legate de consum, temperaturi și costuri. Este menționată și tehnologia de ambalare SoW (System-on-Wafer) a TSMC, ca extensie a CoWoS (Chip-on-Wafer-on-Substrate), orientată către cipuri foarte mari pentru sarcini de calcul. Ce reprezintă „Logic Device Roadmap” și cum trebuie citit IMEC a prezentat un „Logic Device Roadmap” orientat mai mult spre cercetare, cu estimări despre când ar putea fi finalizată dezvoltarea unor tehnologii-cheie, nu neapărat când vor intra în producție de volum. Asta înseamnă că anii asociați nodurilor indică, în principal, ținte de maturizare tehnologică, nu calendare ferme de lansare comercială. „Anul asociat nodului de proces nu indică un termen de producție, ci este legat de finalizarea dezvoltării tehnologiei.” În plus, Wccftech punctează că, deși dependența de cipuri modulare și ambalare avansată ar fi crescut „de zece ori”, tehnologiile de logică (tranzistori și interconectări) vor continua să evolueze, tocmai pentru a susține cererea de performanță. Etapele: de la nanosheet și sub-2 nm la CFET și 2D FET În zona sub-2 nm, roadmap-ul pornește de la nodurile „nanosheet”, bazate pe tranzistori de tip GAA (Gate-All-Around, adică poarta înconjoară canalul pentru un control mai bun al curentului). Wccftech menționează că TSMC N2 ar urma să fie lansat în 2026, iar TSMC și Intel plănuiesc mai multe tehnologii sub-2 nm, inclusiv A16, A14, A13 și A12 la TSMC, respectiv 14A la Intel, cu optimizări ulterioare. Trecerea la sub 1 nm este asociată cu CFET (Complementary FET), o arhitectură care „stivuiește” vertical tranzistorii pentru a reduce aria celulei și a crește densitatea. Conform articolului, primul nod cu CFET ar fi așteptat în 2034, iar succesiunea propusă în roadmap este: A7 (0,7 nm) în jurul lui 2034, ca prim pas sub 1 nm; A5 (0,5 nm) în jurul lui 2036; A3 (0,3 nm) în jurul lui 2040; A2 (0,2 nm) în jurul lui 2043, odată cu introducerea 2D FET; sub-A2 (sub 0,2 nm) în jurul lui 2046. Pentru etapa 2D FET (tranzistori pe bază de materiale „2D”, adică straturi extrem de subțiri), Wccftech arată că aceasta ar putea implica materiale noi și structuri precum 2D CFET sau 2D nanosheet. Publicația subliniază însă că roadmap-ul este „teoretic” și că intervalele pot suferi schimbări pe parcursul ciclurilor de dezvoltare. [...]
