AMD$539.80+4.92%NVDA$208.70+1.35%TSM$415.58+2.73%

AMD ridică miza în infrastructura pentru inteligență artificială cu Instinct MI455X, mizând pe memorie HBM4 mai mare și pe integrarea în rack-uri dedicate, într-o încercare de a reduce din avantajul NVIDIA pe segmentul acceleratoarelor pentru centre de date, potrivit Wccftech.

MI455X este GPU-ul care va alimenta rack-ul Helios și folosește arhitectura CDNA 5, cu un design pe cipuri multiple (chiplet-uri) și tehnologii de fabricație TSMC pe 2 nm și 3 nm. Cipul are 320 de miliarde de tranzistori, iar publicația notează că este la mică distanță de NVIDIA Rubin (menționat ca reper de comparație).

De ce contează: mai multă memorie pe accelerator, mai puțină complexitate la nivel de sistem

Punctul central al MI455X este trecerea la HBM4 (memorie cu lățime mare de bandă, folosită în acceleratoare AI), cu o creștere de capacitate pe accelerator de la 288 GB HBM3e la 432 GB HBM4 (adică +50%). În paralel, AMD indică o lățime de bandă a memoriei de 22,3 TB/s, față de 8 TB/s la seria MI350, ceea ce ar însemna un salt de 2,8 ori.

În comparația inclusă în material, NVIDIA Rubin este menționat cu 288 GB HBM4 și 22 TB/s. Mesajul implicit pentru operatorii de centre de date este că o capacitate mai mare de memorie pe GPU poate susține modele mai mari și poate reduce nevoia de a complica infrastructura (mai multe noduri, mai multă comunicare între GPU-uri), cu efecte în cost și operare.

Performanță de calcul și poziționare față de Rubin

Wccftech scrie că MI455X ajunge la 40 PFLOPs pentru FP4 și 20 PFLOPs pentru FP8 (formate numerice folosite în AI pentru a accelera calculele), iar AMD îl descrie ca având de două ori capabilitatea de calcul a seriei MI350. În același context, Rubin este menționat cu 50 PFLOPs FP4 și 17,5 PFLOPs FP8.

AMD își poziționează MI400 (familia din care face parte MI455X) ca ofertă pentru antrenare și inferență „la scară” (rularea modelelor în producție), în timp ce MI430X este orientat spre HPC și „sovereign AI” (implementări controlate local, de regulă în instituții publice sau infrastructuri naționale).

Cum arată arhitectura: chiplet-uri, cache și interconectare

Pe partea de organizare internă, MI455X este descris cu opt XCD-uri (chiplet-uri de calcul), fiecare cu 32 WGP, pentru un total de 256 WGP active (272 pe cip, cu opt dezactivate). Acestea sunt conectate la 12 blocuri de cache L2 de 16 MB (192 MB în total) și la 12 controlere HBM4.

Materialul mai menționează utilizarea ambalării avansate CoWoS-L (o tehnologie TSMC de integrare a mai multor cipuri într-un singur pachet) și „3D Hybrid Bonded XCDs”, cu obiectivul de a crește densitatea interconectărilor și eficiența energetică.

Funcții pentru utilizare în centre de date: partiționare și NUMA

MI455X suportă NUMA și partiționare, cu până la opt partiții. Sunt menționate profiluri NPS1 și NPS2, care diferă prin modul de intercalare a adresării memoriei HBM între stive și prin evitarea traversării între die-uri (în NPS2), o zonă relevantă pentru operatorii care vor să optimizeze utilizarea GPU-urilor în medii partajate.

Ce urmează în foaia de parcurs

În același material, AMD este menționată ca pregătind acceleratoarele MI500 (CDNA 6) în 2027, urmate de MI600 (CDNA-Next) până în 2028. Publicația notează și intenția AMD de a trece la o cadență anuală a actualizărilor pentru zona de centre de date și AI, într-un ritm comparabil cu cel atribuit NVIDIA.