Samsung mută logica pe baza HBM și pregătește zHBM cu DRAM stivuit direct pe cipul de calcul - promite peste 2× lățime de bandă și eficiență energetică mai bună pentru acceleratoarele AI

Samsung mută „inteligența” lângă memorie pentru a reduce consumul și a crește lățimea de bandă în AI , printr-o evoluție a HBM (High Bandwidth Memory – memorie cu lățime mare de bandă) care folosește procese logice avansate și ajunge, în final, la o arhitectură 3D în care DRAM este stivuit direct peste cipul de calcul (XPU), potrivit Wccftech . Într-o prezentare susținută la Hot Chips de Sangwook Han, din echipa de proiectare DRAM a Samsung, compania descrie o foaie de parcurs în trei etape care pornește de la optimizarea „base die”-ului HBM (cipul de bază care gestionează interfața și funcțiile de control) și ajunge la zHBM, o integrare 3D „adevărată” care elimină interpozorul 2,5D folosit în mod obișnuit pentru conectarea memoriei la acceleratoare. De ce contează: limitările HBM se mută din DRAM în interfață, putere și termică Samsung pleacă de la ideea că, pe măsură ce cererea AI crește, presiunea principală este pe lățimea de bandă, care tinde să se dubleze de la o generație la alta, dar scalarea este frânată de constrângeri fizice și energetice: densitatea și pasul TSV (Through-Silicon Via – conexiuni verticale prin siliciu), plus consumul și aria ocupată de I/O (intrare/ieșire) în base die. În acest context, compania indică faptul că a aplicat procesele sale D1c și 4 nm pentru HBM4, cu obiectivul de a reduce consumul și aria activă, pe fondul „apropierii” tehnologice dintre base die și SoC-ul acceleratoarelor (xPU). Foaia de parcurs în trei faze: de la recuperarea ariei pe XPU la zHBM 3D Planul descris are o logică operațională: mutarea unor funcții din cipul de calcul în base die, pentru a elibera suprafață pe XPU și a îmbunătăți eficiența energetică, apoi extinderea funcționalităților și, în final, trecerea la stivuire 3D. Elementele-cheie menționate în prezentare includ: Faza 1 (recuperare de arie pe XPU): reducerea amprentei PHY și trecerea la o interfață D2D (die-to-die – legătură directă între cipuri), plus soluții termice. Samsung spune că a introdus deja tehnologia Heat Path Block (HPB) , care ar reduce temperatura de vârf cu peste 35% și ar acoperi 50% din PHY. În această etapă este vizată și mutarea controlerului de memorie în base die, considerat un candidat gestionabil din perspectiva termică, precum și o schemă de reparare a celulelor bazată pe SRAM în apropierea controlerului. Faza 2 (extindere funcțională): integrarea de capabilități RAS (Reliability, Availability, Serviceability – fiabilitate, disponibilitate, mentenanță) și telemetrie, testare avansată „pe cip”, plus un controler/PHY de extensie de memorie pentru creșterea capacității (inclusiv prin memorie externă). Samsung discută și despre mutarea unor „processing elements” (elemente de procesare) în base die pentru a reduce cerințele de lățime de bandă D2D și consumul. Faza 3 (zHBM, convergență 3D): stivuirea verticală a HBM peste XPU, cu I/O distribuit și eliminarea interpozorului 2,5D. Pentru această etapă sunt menționate tehnologii de ambalare precum WoW (Wafer-on-Wafer) și Hybrid Cube Bonding , pentru densitate mare de I/O și un design unificat SoC–DRAM. Țintele de eficiență și performanță prezentate pentru zHBM Pentru zHBM, Samsung indică o serie de beneficii „la nivel de sistem”, raportate la un stack standard HBM4e: o îmbunătățire de 70% a eficienței energetice, o creștere de 230% a lățimii de bandă DRAM, economii de până la 100 W per modul DRAM și 8,3% mai multă putere disponibilă pentru XPU (exemplul din prezentare folosește un GPU). Configurația ilustrată include patru stack-uri zHBM deasupra unui XPU. Totodată, compania indică o țintă de ordinul ~0,5 pJ/bit pentru puterea I/O, prin reducerea distanțelor de transfer și eliminarea unor componente (precum SerDes) care adaugă consum. Ce urmează Materialul descrie o direcție tehnologică și o succesiune de etape, nu un calendar comercial detaliat. Mesajul central este că base die-ul HBM ar urma să devină un „partener activ” pentru acceleratoare, prin procese logice avansate și integrare 3D, cu accent pe reducerea consumului, a constrângerilor de arie și pe gestionarea termică – puncte care devin critice pe măsură ce AI împinge simultan cerințele de lățime de bandă și capacitate. [...]